如何写好Verilog代码

1、首先，使用Verilog语言进行开发时，要了解语句的可综合性。即哪些语句在实际使用中，可以综合成硬件电路，进而实现功能。不可综合的语句有：time，defparam，$finish，fork，join，initial，delays，UDP，wait其中，initial语句常用于testbench的编写，但其为不可综合语句。

3、最后，给出一些Verilog语言编写的建议，供各位参考理解。1. 避免使用高层级的循环结构； 由于for语句的综合是按照循环层数实现的，即有N层循环，综合器会综合出N个电路，以完成for循环，所以在设计中，for循环也应尽量避免。

5、确保程序内部创建的复位信号都是同步的7.只使用时钟信号的单边沿8.尽量避免锁存器，使用边沿触发器9.通过同步电路来切换时钟域